米ファブレスOpen-SiliconがCadenceの設計フローで28nm ARM搭載チップをテープアウト
2012年11月6日、Cadenceは、米ファブレス・ベンダのOpen-Silicon社がCadenceのツールフローで28nm ARM搭載チップをテープアウトした事を発表した。
発表によるとOpen-Siliconが開発したのは、モバイル・コンピューティングをターゲットとしたARMデュアル・コア Cortex-A9プロセッサを搭載したSoCで、論理合成を含むインプリメント・フローをCadenceのツールで実施。同フローには、論理合成ツール「RTL Compiler-Physical」、配置配線ツール「Encounter Digital Implementation（EDI）」、寄生抽出ツール「Cadence QRC Extraction」、タイミング解析ツール「Encounter Timing SystemSystem」が含まれている。
Cadenceによると、「Encounter Digital Implementation」には、「GigaOpt」、「Clock Concurrent Optimization」の2つの最適化機能が搭載されており、Open-Siliconはこれら機能を「RTL Compiler-Physical」と併用することでデザインのクロージングを2週間短縮し、従来フローよりも回路面積を10%、クロックツリーの消費電力を33%、回路全体のリーク電力を27%削減、、完成したチップは2.2GHzの性能を達成した。この成果はCadenceによる設計フローの最適化によるもので、これを受けてOpen-Siliconは、研究拠点におけるARM搭載SoCのハードニング向けに、Cadenceのフローを標準採用したという。
= EDA EXPRESS 菰田 浩 =
（2012.11.07
）