Synopsys、フィジカル検証ツール「IC Validator」をバージョンアップ
2012年9月6日、Synopsysは、同社のフィジカル検証ツール「IC Validator」のバージョンアップを発表した。
発表によると最新の「IC Validator」2012.06バージョンでは、最先端プロセス・ノードでのサインオフ・フィジカル検証を可能にする新技術として、ダブルパターンニング・テクノロジ(DPT) に対応した新しいパターン分解性チェック機能と製造性に直結するホットスポットを超高速で特定する特許技術「パターン・マッチング・テクノロジ」が追加されたほか、ランタイムの高速化も図られており、64個もしくはそれ以上のCPU上で「IC Validator」によるDRCを並列実行できるようになったという。
Synopsysの「IC Validator」は、業界トップシェアの配置配線ツール「IC Compiler」と協調したDRC検証が可能な「インデザイン・フィジカル検証」を最大の武器としており、今回の「IC Validator」のバージョンアップにより「IC Compiler」ユーザーはECOを2倍高速に実現することが可能に。「IC Validator」の検証能力は大手ファウンドリの20nmプロセスで認証済で、既に20nmプロセスで多数のテープアウト実績があるという。
= EDA EXPRESS 菰田 浩 =
（2012.09.10
）