STマイクロ、Cadenceのツールに乗り換え28nm SoCの設計品質向上と設計期間短縮を実現
2012年10月10日、CadenceはSTMicroelectronicsによる同社製品の採用事例を発表した。
発表によるとSTMicroelectronicsは、CadenceのRTL-to-GDSIIフローの採用に伴い、サインオフ・ツールについても既存の他社ツールからCadenceのツールに乗り換え、28nmプロセスを用いたSoCの設計期間を数週間短縮することに成功した。
具体的には、タイミング解析ツールとして「Cadence Encounter Timing System」を寄生抽出ツールとして「Cadence QRC Extraction」を導入した。これらツールをインプリメント・ツール「Encounter Digital Implementation System」と併用することで、設計期間の短縮だけでなくより優れたQoRと生産性を達成できたという。
STMicroelectronicsの担当者は以下の様なコメントを発表に寄せている。
「ケイデンスのサインオフ・ソリューションは、我々の開発スケジュールを数週間も短縮しました。たとえば、以前使用していたサインオフ・テクノロジでは数週間かかっていた作業を、我々は2000万個以上のセルを含む設計において、24時間以内に60以上のモードとコーナーの組み合わせを持つ数千件のホールド違反を修正することができました。」
= EDA EXPRESS 菰田 浩 =
（2012.10.11
）