STMicroelectronicsがCadenceの協力で20nmテスト・チップをテープ・アウト

2012年5月31日、Cadenceは、STMicroelectronicsがCadenceのツールと協力によって、20nmプロセスのテストチップをテープアウトしたことを発表した。

発表によるとCadenceは、STMicroelectronicsに協力して20nmプロセス向け基礎IP、SKILLベースのPDKを開発。STMicroelectronicsはこれを採用し、更にCadenceのデジタル・インプリメント環境「Encounter」およびカスタム設計環境「Virtuoso」を用いて、20nmプロセスのミックス・シグナルSoC設計メソドロジを構築。同メソドロジを用いて20nmテストチップのテープアウトを完了した。