Cadenceが20nm設計に対応するRTL-to-GDSIIフローの最新版を発表
2012年3月6日、Cadenceは「Encounter」インプリメント・ツール製品群による最新のRTL-to-GDSIIフローを発表した。
今回Cadenceが発表した「Cadence Encounter RTL-to-GDSIIフロー」は、最先端の20nmプロセス向けを含む高性能かつ大規模な設計向けに顧客企業との共同開発で実現されたソリューションで、以下の各ツールおよび技術によって実現されている。
・Encounter RTL Compiler
・Encounter Test
・Encounter ECO Designer
・Encounter Digital Implementation System、Clock Concurrent Optimization (CCOpt)・Encounter Timing System
・Encounter Power System
・Cadence QRC Extraction
・Cadence Physical Verification System
・その他各種DFMテクノロジ
「Cadence Encounter RTL-to-GDSIIフロー」では、20nm設計向けの機能としてダブル・パターニング機能などがサポートされてようだが、3つの新しいCadenceの独自技術「GigaOptエンジン」、「CCOptテクノロジ」、「GigaFlexテクノロジ」が実装されており、これが今回の新フローの目玉と言える。
「GigaOptエンジン」は、配置・配線情報考慮の論理合成とレイアウト最適化機能を統合した最適化エンジンで、マルチCPUを用いた分散処理をサポート。相関性のとれた迅速なタイミング収束を実現する。「CCOpt（Clock Concurrent Optimization）テクノロジ」は、クロックツリーの消費電力とチップ面積を削減する最適化機能で、パフォーマンスも最大で10パーセント向上させることが可能。「GigaFlexテクノロジ」は1億インスタンスを超える大規模デザインの迅速な設計を実現する技術で、トップレベルとブロック階層の設計をコンカレントに扱い設計期間を10分の1までに短縮できるという。
SoC,ASSPの世界では、現在28nmプロセスの量産がようやく立ち上がった段階であるが、既に業界は次の20nmプロセスでのチップ試作を進めており、EDA各社も20nmプロセス製品を実現するキー・プレイヤーとしてファブ、ファブレス・ベンダ、IPベンダらと様々な形で協業を進めている。
Cadenceは既に、ARM、TSMC、Samusung、GLOBALFOUNDRIESのそれぞれと共同して20nmテスト・チップをテープアウトする事に成功しており、ARMとの協業においては競合他社に先行する形で業界初となる20nmマルチコア・プロセッサ 「ARM Cortex-A15」のテープアウトに成功している。20nm設計への対応に関しては、当然ながら競合のSynopsys,Mentorも積極的に取り組んでおり、STMicroelectronics向けにはCadenceよりも両社が先行しているように見える。先端プロセス向け配置配線で勝負するAtopTechは、28nmプロセスでTSMCの認証を勝ち取ったが未だ20nmプロセスの話題には登場してきていない。また、同分野では、SynopsysがMagmaのソリューションを取り込んだ事で新たな技術が生まれてくる可能性もある。
= EDA EXPRESS 菰田 浩 =
（2012.03.07
）