Aldecの論理シミュレーター「Riviera-PRO」がバージョンアップ-UVMサポート拡充ほか※訂正あり
2012年3月14日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldecは、同社の高機能論理シミュレーター「Riviera-PRO」のバージョンアップを発表した。
発表によると最新の「Riviera-PRO 2012.02」では、検証メソドロジUVM（Universal Verification Methodology）のクラスライブラリのサポートが拡充され、ほぼそのままの形でUVMのソースを扱えるようになったほか、設計言語SystemVerilog、VHDLのサポートも強化された。同シミュレーターでは、UVMのほかに同社がSynthWorksと開発したVHDLベースの検証メソドロジOS-VVM（Open Source VHDL Verifivcation Methodology）もサポートされている。
新機能としては、テストベンチから生成するクラス・オブジェクトをトレースし、それらを波形ビューワに表示しダイナミック・オブジェクトの時系列の解析が可能となった。また合わせて、内蔵するHDLエディタや波形ビューワもエンハンスされ、例えばクロスプロービング機能を用いてUVMメッセージの発生箇所の特定などが可能となった。更に、マルチスレッド・コンパイル機能が追加され、SystemVerilogおよびVerilog、VHDLのコンパイルをより高速化出来るようになった。
※画像はAldec提供のデータ
これら新機能追加および言語サポート強化を実現した「Riviera-PRO 2012.02」は、ドレスデンで開催中のDATE2012において披露されている。
= EDA EXPRESS 菰田 浩 =
（2012.03.15
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