STエリクソン、Cadenceのミックスシグナル設計環境で開発期間を10分の1に短縮

2011年9月28日、Cadenceは、ST-EricssonがCadenceのミックスシグナル・ソリューションを使用して生産性を10倍向上したと発表した。

発表によるとST-Ericssonは、携帯電話向けの40nmベースバンドSoCの設計にCadenceのカスタム・アナログ統合環境「Virtuoso」とデジタル・インプリメンテーション環境「Encounter」を使用し、65nmでのチップ開発と比較して設計期間を10分の1に短縮。ST-Ericssonの担当者によると、Cadenceツールの機能もさることながら、アナログおよびデジタル設計の単一データベースとして「OpenAccess」を初めて使用した事で、チーム設計の進行において驚くほど大きな時間短縮を実現できたという。

今回使用されたCadenceのツールは以下の通り。

・カスタム/アナログ統合環境「Virtuoso Analog Design Environment XL」

・SPICE精度シミュレーター「Virtuoso Accelerated Parallel Simulator」

・フルチップ・ミックスシグナル・シミュレーター「Virtuoso AMS Designer」

・カスタム/アナログ・レイアウト・ツール「Virtuoso Layout Suite XL」

・寄生抽出ツール「Cadence QRC Extraction」

・デジタル・インプリメント環境「Encounter Digital Implementation System」

※日本ケイデンス・デザイン・システムズ社