Altera、浮動小数点コンパイラを含むモデルベースの新DSPデザイン・フローを発表

2011年9月12日、Alteraは、浮動小数点DSPアルゴリズムのFPGA実装を実現する新しいDSPデザイン・フローを発表した。

Alteraの発表した新たなDSPデザイン・フローは、Alteraの提供する「DSP Builder アドバンスト・ブロックセット」に統合された浮動小数点 DSP コンパイラ、FPGAインプリメント環境「Quartus II」、Mentor社製論理シミュレータ「ModelSim」、DSPアルゴリズムの開発環境であるMathWorks社製の「MATLAB/Simulink」で構成されており、アルゴリズムのモデリングおよびシミュレーション、RTL生成、論理合成、配置配線、デザイン検証と、アルゴリズム開発からFPGA実装までの一連のフローが包括的にサポートされている。

同DSPデザイン・フローを評価したBerkeley Design Technology社のレポートによると、のデザインの検討、シミュレーション、合成、RTLシミュレーションはいずれもSimulink

環境上で行う形となっており、Alteraの「DSP Builder アドバンスト・ブロックセット」には、データ型伝播やベクトル・データ処理などのSimulinkの機能が組み込まれているという。同DSPデザイン・フローを利用すれば、複雑な浮動小数点アルゴリズムの実装と検証を従来のHDLベースのデザインよりも素早く行えるようになる。

※BDTI社の評価レポート（日本語文）

※日本アルテラ株式会社