Cadence、3D-IC向けメモリ・インタフェース規格「Wide I/O」のIPを発表

2011年3月29日、Cadenceは、3D-IC向けに標準規格化が進むメモリ・インタフェース規格「Wide I/O」に準拠したメモリ・コントローラIPを発表した。

「Wide I/O」は、JEDEC（半導体技術協会）にて標準規格化が進められている3D-IC向けのメモリ・インターフェース標準で、512-bitのインターフェースを定義し最大12.8ギガバイト/秒のデータ転送を実現。TSV技術を用いた3D-ICに応用することで、高性能、低コスト、かつ低消費電力が実現できるとして期待されている。

今回Cadenceは、「Wide I/O」に準拠したメモリ・コントローラIPとそれを用いた設計ソリューションを発表。メモリ・コントローラIPは、メモリ・モデル、検証IP、そしてCadenceの3D-IC設計環境と合わせて利用するもので、システム・トランザクションを監視し、タスクのプライオリティを認識してトラフィックを並び替える機能や、トラフィックの種類に応じて自動的に消費電力を調整する機能などCadence独自の最適化機能が備えられているという。

尚、発表された「Wide I/O」準拠のメモリ・コントローラIPおよび関連する検証IPは既に出荷中で、既に有名企業2社のプロジェクトで利用されているという。

※日本ケイデンス・デザイン・システムズ社