富士通セミ、チップの信頼性向上に向けてMentorの「Calibre PERC」を採用

2011年1月26日、メンター・グラフィックスは、富士通セミコンダクターが回路のトポロジカル・チェックを行う「Calibre PERC」を採用したことを発表した。

発表によると富士通セミコンダクターは、ICの製造開始前にチップの正確性と信頼性を高めるために行う電気的ルール・チェックの工程にメンターの「Calibre PERC」を採用。同社では、これまで目視によるレイアウト検査とカスタム・スクリプトを組み合わせてESD保護回路や多電源回路の問題発見に当たってたが、新たに「Calibre PERC」によるトポロジカル・チェックを取り入れた格好だ。既に一部のテクノロジのデザインに適用しているという。

「Calibre PERC」は、回路のトポロジカル・チェッキングを行う業界初のツールとしてメンターが2009年にリリースした製品で、製品名の「PERC]とは、Programmable Electrical Rule Checkerの略である。

「Calibre PERC」は、回路図をゴールデンとするLVSの盲点をターゲットに回路図のトポロジカル・チェックを行うツールで、半導体プロセスによって仕様が様々で、回路図が仕様を満たしているかどうかを自動チェックできないところに利用する。チェックは、メンター独自のTCLベース言語「TVF」を用いてルールを記述して実行。DRCの約1/5-1/10の時間でデザインチェックが可能で、エラー箇所とエラータイプの両面をチェックし今まで隠れていたエラーを見つけ出すことができる。