中国ファウンドリSMICが65/40nm向けにCadenceのバックエンドツールを一括採用

2010年9月16日、ケイデンスは、中国のファウンドリ大手SMICが、65/40nm設計向けに同社のバックエンドツール群を採用した事を発表した。

プレスリリース文

発表によると、今回SMICが採用したケイデンスのツールは以下の通り。

・Encounter Digital Implementation System
・Conformal ECO
・Encounter Timing System
・Encounter Power System
・Physical Verification System
・Incisive Enterprise Simulator
・VoltageStorm
・Conformal Low Power
・QRC Extraction.

SMICは古からケイデンスのツールをベースに設計フローを構築しているが、今回65/40nm設計向けにこれらツールの導入を決定した。

ちなみにケイデンスは、つい先日もTSMCの子会社である台湾のデザインサービス大手Global Unichipが同社のタイミング解析ツール「Encounter Timing System」を採用した事を発表している。Global Unichipもケイデンスの「Encounter Digital Implementation System」ベースの設計フローを備えている。

※同件に関するケイデンス発表文

※日本ケイデンス・デザイン・システムズ社