Oasysの高速RTLフィジカル合成ツールがSystemVerilogをサポート

2010年9月20日、業界最速と称する高速RTLフィジカル合成ツールを手掛ける、米Oasys Design Systemsは、同社の「RealTime Designer」がSystemVerilogをサポートした事を発表した。

プレスリリース文

Oasys Design Systemsの「RealTime Designer」は、RTLからのフィジカル合成ツールで、「1億ゲートデザインの為の業界初のRTLフィジカル合成ツール」として2009年から売り出されている。論理合成とレイアウト間のイタレーションを無くしたRTLレベルからの配置手法により、大規模デザインの高速レイアウトを実現しており、既に日本企業も含め複数の大手顧客を獲得している。

リリース当初、「RealTime Designer」はVerilog入力のみであったが、その後VHDLもサポート。「RealTime Designer」のユーザーにおいてSystemVerilogの採用が進んでいるため、早々にSystemVerilogのサポートも完了した。この素早い対応には訳があり、VHDLもSystemVerilogも入力サポートにあたっては、Verific社のパーサー・コンポーネントを採用している。

※Oasys Design Systems社