Aldec、LINTツール「ALINT」にルール・チェック作業を効率化する新メソドロジを導入

2010年8月9日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、同社のLINTツール「ALINT」のバージョンアップを発表した。

プレスリリース文

Aldecによると、最新の「ALINT 2010.06.」には「phase-based linting (PBL)」と呼ぶ新たなルール・チェックのメソドロジが機能として導入されており、HDLコードのチェックを効率化する事が可能。

従来手法ではHDLコードのチェックにあたり、エンジニアは何百ものルールを扱い、大量のエラーメッセージを管理する必要があったが、Aldecの「phase-based linting (PBL)」はこれを解消。体系的かつルールの優先順位を予め定義したフローによって、エラー・チェックを段階的に実行し、リンティングのイタレーションとエラー・メッセージを最小化できるという。

「ALINT」は、Verilog、VHDL、両言語の混在記述をチェックできるLINTツールで、SoC設計手法における再利用と検証についての手法を記した「Reuse Methodology Manual （RMM）」のルールや、STARCのRTL 設計スタイルガイド Verilog HDL編およびVDHL編、航空機アプリケーション向けのハード設計基準「DO-254」のルールをサポートしている。

※アルデック・ジャパン株式会社