NECエレ、40nmプロセス設計環境をケイデンスのインプリメントツールで構築

2010年1月26日、ケイデンスは、NECエレクトロニクスが同社のソリューションを用いて40nmプロセスの設計環境を構築した事を発表した。

プレスリリース文

発表によるとNECエレクトニクスは、ケイデンスのインプリメントツール「Encounter Digital Implementation System」、「Encounter Timing System」、論理合成ツール「Encounter RTL Compiler」を核に40nmプロセス向けの設計環境を構築。既に、同環境を用いて40ｎｍ低消費電力プロセスのASICを10件以上設計しており、既に幾つかのデザインはテープアウトし量産を開始している。

NECエレクトロニクスは、「Encounter Digital Implementation System」のマルチスレッド処理機能、「Encounter RTL Compiler」の合成技術を活用したネットリストの最適化機能、統合されたDFM最適化とサインオフ解析機能を使用することにより、2000万ゲート以上の大規模デザインを効率化したという。

※日本ケイデンス・デザイン・システムズ社