アルテラ、トランシーバ内蔵FPGA Stratix II GXを発表

2005年10月24日、アルテラは、シリアル・トランシーバを搭載した第3世代FPGA製品 Stratix II GXファミリを発表した。

プレスリリース：http://www.altera.co.jp/corporate/news_room/releases/products/nr-stratix2gx.html

Stratix II GX FPGAは、優れたシグナル・インテグリティを提供するように設計されており、高速シリアル・トランシーバを必要とする多くのアプリケーションおよびプロトコル向けの完全なプログラマブル・ソリューションを提供する。

Stratix II GX FPGAは、TSMCの量産認定済み90nmプロセス技術を採用し、622Mbpsから6.375Gbpsの範囲で動作する低消費電力トランシーバを最大20個備えている。

このトランシーバ・ブロックは、PCI Express、シリアル・デジタル・インタフェース（SDI）、XAUI、SONET、ギガビット・イーサネット、SerialLite II、Serial RapidIO、CEI-6G-LR/SR（Common Electrical Interface 6 Gbps Long Reach and Short Reach）など、幅広く利用されている多くのプロトコルに完全に対応しており、貴重なロジック・リソースを節減し、プロトコル・サポートを簡素化することができる。

Stratix II GX の主な機能は以下の通り。

■マルチギガビット・トランシーバ・ブロック
ネイティブ・モードで622Mbpsから6.375Gbps、オーバ・サンプリング手法を使用して最低270Mbpsで動作する最大20の全二重チャネルを提供

■シグナル・インテグリティ
Stratix II GXトランシーバは、チップに内蔵されているダイナミックにプログラム可能な送信プリエンファシス、受信イコライザ、および出力電圧制御機能を利用してデータ信号を最適化

■低消費電力トランシーバ
Stratix II GX FPGAトランシーバの消費電力は6.375Gbpsで、動作時に1チャネル当たりわずか225mWで、競合FPGA製品の消費電力の半分以下に相当

■柔軟性に優れたトランシーバPLLおよびクロッキング・モード
ブロックあたり４チャネルでトランシーバを配置。各ブロックは、高速PLL（phase-locked loop）と低速PLLにそれぞれ接続する2つの異なるクロック・ソースにより動作させることが可能で、このクロックとPLLの組み合わせは、4つの異なるデータ転送速度をサポートし、競合デバイスの単一のPLL実装に比べて、電力損失を大幅に削減。

■最大132&knm540個相当のロジック・エレメント（LE）数および最大6.7Mビットのエンベデッド・メモリ
Stratix II GXデバイスの高集積ロジックおよびエンベデッド・メモリは、デバイス・トランシーバの帯域幅と性能を補完する。

■業界をリードするFPGAアーキテクチャ
Stratix II GXファミリは、Stratix II FPGAファミリと同じTSMCの量産認定済み90nmプロセス技術を採用。

尚、Stratix II GXデバイス・ファミリの最初の製品のエンジニアリング・サンプルは、2006年第1四半期に出荷される予定。量産価格は、2007年中旬、25000個購入時で米国内販売価格49ドルからを予定。（プレスリリース要約）

Stratix II GXデバイスについての詳細情報は、下記アルテラのWebサイトを参照。

アメリカ：http://www.altera.com/stratix2gx
日本：http://www.altera.co.jp/stratix2gx