【EDSF2006】日本シノプシス>>VMM出版記念キャンペーン

パシフィコ横浜で開催されたEDSFair2006で目にした、日本シノプシスのブース。

シノプシスのブースでは、ブース内スタンプ・ラリーとVMM（Verification Methodology Manual）for SystemVerilogの日本語版出版記念キャンペーンの2つのイベントが行われ、特に27日はブースが人の山で埋め尽くされていた。

話によると、展示会初日の26日だけでもVMM出版記念のキャンペーンで100名以上の来訪者があったという事で、CQ出版ブースでの先行予約も順調だった様子。

その他、展示製品では、昨年発売されたトータル的なフィジカル・デザイン・システム「IC Compiler」が注目を集めていた。

尚、同社とARM社の共同出展者セミナー「Verification Methodology Manualfor SystemVerilogのご紹介」も定員100名のところ立ち見の出る盛況ぶり。講師を務めた株式会社ロジック・リサーチの赤星氏によって、VMMの内容に関するポイント解説とSystemVerilogを用いた検証の有用性が詳細に説明された。

「SystemVerilogで検証の効率が上がるかどうかは人次第。それでは困るからVMMがある」、「Verilogの延長で使えるほどSystemVerilogは甘くない。しかし、ちゃんと使いこなす事が出来れば検証効率は劇的に良くなる」といった、赤星氏のコメントが印象的だった。

※日本シノプシス　http://www.synopsys.co.jp