Silicon Design Chain Initiative、低電力設計技術を強化>>パワー・シャットダウン技術で待機時のリーク電流を大幅に削減

2006年2月27日、米Applied Materials、英ARM、米Cadence、TSMCの4社で構成される、Silicon Design Chain Initiative（SDC）は、強化された低電力設計技術の第2バージョンを発表した。

プレスリリース：http://www.cadence.com/company/newsroom/press_releases/pr.aspx?xml=022706_sdcLowPowerII（英文：Cadence）

SDCは、SoCの省電力化に取り組むイニシアチブで、既存の設計フローを大きく変えることなく消費電力の削減を実現する、低消費電力設計フローの提供を目的としている。

昨年3月には、提唱する低電力設計技術によって、「ARM1136JF-S」を用いた90nmプロセスのテスト設計で40％以上の消費電力削減を実現したことを発表していた。

今回発表された新たな設計フローは、「ARMのセルライブラリ」、「ケイデンスEncounter設計プラットフォーム」、「TSMC Reference Flow 6.0」をベースとしており、その目玉となるのは新たに取り入れられた「自動パワー・シャットダウン技術」。　新フローのテスト設計では、「ARM Advantage」セルライブラリと「ARM Power-Management Kit」を用いた、「自動パワー・シャットダウン技術」を適用することで、前回のテスト設計と比較してスタンバイ時のリーク電流を98.5％削減できたという。（※前回2005年のテスト設計では、パワー・シャットダウン技術は使用されていない）

※Silicon Design Chain Initiative
http://www.silicondesignchain.com