米Jasper、フォーマル検証ツール「JasperGold」をバージョンアップ>>SystemVerilogサポートを強化

2006年2月22日、米Jasper Design Automationは、フォーマル検証ツール「JasperGold」の最新バージョン4.1を発表した。

プレスリリース：http://www.jasper-da.com/press_releases/022206.htm（英文）

「JasperGold」は、IEEE1850 PSL(Property Specification Language)やIEEE1800 SystemVerilogで記述したアサーションをベースとしたフォーマル検証ツールで、RTL設計の初期デバッグからシステム全体検証までスケーラブルに対応し、シミュレーションでは発見の困難なコーナーケースのバグを見つけ出す事ができる。

今回のバージョンアップでは、SVA（SystemVerilog Assertion）によるフォーマル検証機能と、内蔵する「Formal Testplanner」と呼ぶフォーマル検証のためのデータベースが大幅に強化された。　

この「Formal Testplanner」には、検証のためのガイドラインや検証IP、バスのプロトコル・チェッカなどが含まれており、今回新たにPSL/SVAを用いたフォーマル検証のチュートリアルや、プロパティ作成用のマクロ、メモリ・コントローラなどインタフェース検証のガイドラインが追加されている。

JasperがSystemVerilogのサポートを強化する背景には、主にダイナミックなシミュレーションを行っているSystemVerilogユーザを、フォーマル検証へと徐々に移行させたいという狙いがあり、Jasperは、今回の機能強化によって、「JasperGold」を用いたフォーマル検証が容易になると同時に、処理も高速化され、より完全な検証が実現できるようになるとしている。

尚、「JasperGold 4.1」は既に出荷が開始されており、国内ではサイバーテック社が販売代理店として製品を提供している。

※「JasperGold 4.1」に関する詳細は、サイバーテック社にお問い合わせ下さい。
http://www.cyber-tec.co.jp

※Jasper Design Automation
http://www.jasper-da.com