ケイデンスのDFMテクノロジがTSMCの65nmプロセスの設計に対応

2006年5月17日、ケイデンスは、ケイデンスのデバイス及びインターコネクト・モデル、設計フロー及びDFMテクノロジが、TSMCの65ナノメーター・プロセス・テクノロジに対応したことを発表した。

※DFM：design for manufacturing

プレスリリース：http://www.cadence.co.jp/news/h18-05-18.html

今回のケイデンスの対応により、TSMCから65nmプロセスへの対応が実証された「QRC Extraction」のテクノロジ・ファイル及び「Virtuoso Spectre Circuit Simulator」のデバイス・モデルが提供される。

また、TSMCの65nmプロセスに統合されたケイデンスのDFMテクノロジには、TSMCの各プロセスに特有の製造データが組み込まれた「critical area analysis (CAA)」、「lithography process checking (LPC)」、「CMPモデリング技術」が含まれており、これらのテクノロジによって複雑な65ナノメーターSoCにおける設計生産性を向上できるという。

※日本ケイデンス・デザイン・システムズ
http://www.cadence.co.jp

※TSMC（Taiwan Semiconductor Manufacturing Company）
http://www.tsmc.com