【DAC続報】NECとNECエレ、超大規模LSIの設計期間を大幅に短縮する設計手法を発表>>工数を従来の1/3以下に

2006年7月31日、NECとNECエレクトロニクスは、スーパコンピュータ・サーバ向けLSIのような5千万トランジスタを超える超大規模、かつ数百MHzという高速で動作するLSIの設計期間を大幅に短縮する設計手法の開発を発表。その成果を先ごろサンフランシスコで開催された第43回DAC（Design Automation Conference）にて発表した。

プレスリリース：http://www.necel.com/news/ja/archive/0607/3101.html（NECエレ）

一般的に大規模な回路設計においては、デザインを小さな階層ブロックに分割してブロックごとに個別の設計を行う「階層設計手法」が用いられており、その際に必要となる階層ブロック間の遅延の制約を満たすための「設計制約分配」と呼ばれる作業に数ヶ月単位の多大な工数を強いられていた。

今回発表された設計手法は、従来、システムLSI設計において数ヶ月を要していた「設計制約分配」という作業を全く不要とするもので、これにより、5千万トランジスタを超える高速動作LSIのバックエンド設計時間を、従来の1/3に短縮することが可能となる。

具体的には、設計の完了した階層ブロックの境界を移動して外形を変形し、3つの信号線を1つにまとめ、3つに分配されていた制約を単一の制約として扱う「境界移動法」を導入。これにより、階層ブロック間を伝播する信号の動作周波数に基づく設計制約分配が完全に不要となり、制約が満たせない場合に発生していた階層ブロックの再設計を完全に無くす事が可能となる。

NECとNECエレの両社は、「境界移動法」の導入にあたり、外形の変形を最小限に抑える境界移動アルゴリズムを開発。それにより実際の大規模・高周波数LSIに適用可能なレベルに品質を高めることができるようになり、その手法によってシステムLSIを設計し、完成したLSIを評価したところ、従来の手法と比較して同等以上の設計性能を有し、数ヶ月の設計期間の短縮が可能であることが実証できたという。

※発表された大規模デザイン向けの新たな設計手法に関する詳細は、NECまたはNECエレクトロニクスへお問い合わせ下さい。

※日本電気株式会社　http://www.nec.co.jp
※NECエレクトロニクス株式会社　http://www.necel.com