富士通、ケイデンスの論理合成ツール「RTL Compiler」とメソドロジ・キットでARMプロセッサの最適化に成功>>周波数を最大13.2%改善

2006年9月7日、ケイデンスは、富士通株式会社が、ケイデンスの論理合成ツール「Encounter RTL Compiler」と最適化メソドロジ・キット「Cadence Optimization Methodology Kit for ARM Processors」を使用して「ARM926EJ-S」および「ARM946E-S」プロセッサの最適化に成功したと発表した。

プレスリリース：http://www.cadence.co.jp/news/h18-09-07.html

ケイデンスのARMコア最適化メソドロジ・キットは、「ARM-ケイデンスEncounterリファレンス・メソドロジ」をベースに構築されるサポート及びサービスのパッケージソリューションで、主に論理合成ツール「RTL Compiler」を用いてARMコアを合成（ハード化）する際の最適化手法を提供するもの。ARMベースのSoC設計者は、このキットによってARMコアのタイミング、消費電力、面積を最適化し、ARMコアのハード化に関する工数の削減を実現できる。

発表によると、富士通は2005年からASIC設計向けの論理合成ツールとしてケイデンスの「RTL Complier」を使用。メモリや最先端ライブラリの多様な組み合わせが用いられる「ARM926EJ-S」、「ARM946E-S」プロセッサの設計で、「RTL Compiler」と「最適化キット」を組み合わせて使用することにより、消費電力、動作速度、チップ・サイズの改善を実現。周波数を最大13.2%改善することができたという。

ケイデンスの「RTL Compiler」は、既にワールドワイドで150社以上の導入実績、250件以上のテープアウト実績を持つ論理合成ツールで、チップ・サイズの削減に劇的な効果を発揮するツールとして市場シェアを拡げている。国内におけるユーザも確実に増えており、これまで単発的に行われていた「RTL Compilerワークショップ」も定期開催のトレーニングとして実施されている。

※「RTL Compiler」、「Cadence Optimization Methodology Kit for ARM Processors」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp

※アーム株式会社
http://www.jp.arm.com

※富士通株式会社
http://jp.fujitsu.com