ケイデンス、DDR2メモリ設計向けのIPを発表>>DDR2インターフェースの設計期間を数週間短縮

2006年9月20日、ケイデンスは、メモリ設計向けのIP製品ライン「AllegroR Double Data Rate 2 (DDR2) design-in IP」を 発表した。

プレスリリース：http://www.cadence.co.jp/news/h18-09-20.html

ケイデンスの「DDR2 design-in IP」製品ラインは、DDR2インタフェースの設計の最適化とTAT短縮を狙うもので、システム・レベルのDDR2メモリ・インターフェース、IOモデル、PCB上の制約などメモリ・サプライヤやFPGAサプライヤから提供されるリファレンス設計データのためのメソドロジを備えている。

今回提供される製品には、Altera社のStratix II FPGA、DDR2 SDRAM Megacoreファンクション・メモリ・コントローラ用のリファレンス設計と、Micron社のDDR2 SDRAM DIMMが含まれており、システムの設計者が多様なICサプライヤ向けのwhat-if解析を行うことができる環境を構築するために、今後も新たなコントローラやメモリのサプライヤが製品ラインに追加される予定。

※「DDR2 design-in IP」製品ラインに関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp