【EDSFレポート】システムJD、産学連携から生まれたDFTツール「TestPowerOptimizer」で歩留まり向上を狙う

EDSF2007に出展していた、株式会社システム・ジェイディーのブースレポート。

システムJDは、九州を拠点に大学や公的研究機関と連携を図り、各種半導体設計やEDAツールの技術開発を行っている会社で、ビジネスの面ではLSIの検証やテスト関連のサービスと合わせてEDAツールの開発・販売を手掛けている。

社長の伊達氏は、九州大学の出身で卒業後、日立製作所にて設計ツールやLSIの研究開発に従事。その後、ISITでの研究活動を経て独立。平成14年に現株式会社システム・ジェイディーを立ち上げた。
※ISIT：財団法人九州システム情報技術研究所

今回が初出展となるシステムJDが展示していたのは、DFTツール「TestPowerOptimizer」。このツールは、キャプチャ時の消費電力を低減するようテストパターンを変換するというもので、これによりIRドロップの影響による誤テストを回避。チップの歩留まり向上を狙う。

具体的には、「Dont Care　Identification」という技術を用いてATPGツールで使用したテストパターン内の「Dont care」を見つけ出し、信号値の遷移頻度を低減するようテストパターンを変換。故障検出率に影響を与える事無くテスト時の消費電力を落とし、低消費電力チップの誤テスト問題を回避する。

尚、このテストパターン変換に用いられているコア技術は、独立行政法人科学技術振興機構、九州工業大学、そしてシステムJDの共同開発によって生まれた特許技術で、DFTツールとしては新しいアプローチになるとの事。伊達氏の説明によると、低消費電力チップは、ノイズマージンが狭まりIRドロップに対する許容度が下がるため、電圧低下・信号遅延を引き起こし誤テストに繋がる事が多く、これまで誤テストを回避する有効な手立てが無かったという。

現在のところ「TestPowerOptimizer」は、ユーザーのテスト環境に合わせるカスタムツールとして提供されており、九州や関東の企業による製品評価が進行中。2007年5月には、ユーザ環境にアドオンして利用するツールとして正式に出荷される予定で、大手DFTツールよりもかなり手頃な価格で販売されるとの事。

 

※「TestPowerOptimizer」に関する詳細は、株式会社システム・ジェイディーにお問い合わせ下さい。
http://www.system-jd.co.jp

※独立行政法人科学技術振興機構
http://www.jst.go.jp

※九州工業大学
http://www.kyutech.ac.jp