シノプシス、「DesignCompiler」と「IC Compiler」をバージョンアップ

2007年4月18日、シノプシスは、論理合成ツール「Design Compiler」と配置配線ツール「IC Compiler」の最新バージョンを発表した。

プレスリリース：
http://www.synopsys.co.jp/pressrelease/2007/20070417-2.html（Design Compiler)
http://www.synopsys.co.jp/pressrelease/2007/20070417.html（IC Compiler）

発表によると最新の「Design Compiler 2007」は、コア技術の「トポグラフィカル・テクノロジ」が拡張され、設計初期段階での結果予測性が向上。具体的には、合成中にチップの消費電力を高精度に予測することが可能となったほか、最新のテスト圧縮テクノロジにも対応し、テスト時間とテストデータ量を大幅に削減すると同時に高いテスト品質を達成できるようになった。

また、「Design Compiler 2007」には、アダプティブ・リタイミングやパワー・ドリブン・クロックゲーティングといった革新的な論理合成テクノロジが搭載されており、従来バージョンよりも平均してチップ性能は8%向上、チップ面積は4%、消費電力は5%削減できるという。

もう一方、最新の「IC Compilerの2007.03」は、ランタイムの高速化（35％UP）、取り扱い容量の拡大、マルチコーナー/マルチモード（MCMM）自動最適化機能の強化など、大幅な技術革新が施されており、その生産性は大幅に向上。16ギガのメモリしか搭載していないワークステーション上でも約1000万ゲートの回路を扱えるため、ユーザーはデザインをこれまでよりも大きな機能ブロック単位に分割して扱うことができる。

また、1億ゲート規模のデザインにも対応可能な階層デザイン・プランニング機能も活用可能で、フィジカル・デザイン前に複数のフロアプランを迅速に生成して解析できる機能もサポート。45nm以下の先端フィジカル・デザインにも対応している。

尚、シノプシスによると、「IC Compiler」は既に累計1億ドル以上の売り上げを記録し、約100種のSoCデザインに使用された実績を持っているという。

※「DesignCompiler」と「IC Compiler」両製品の最新バージョンは既に出荷中。製品に関する詳細は、日本シノプシス株式会社にお問い合わせ下さい。
http://www.synopsys.co.jp