【ケイデンス DA SHOW/CDNLive!】日立製作所、「共通設計基盤整備プロジェクト」の成果を発表>>各設計工程でTAT短縮を実現

2007年7月12日、13日の2日間、ケイデンスは東京、元赤坂の明治記念館にて
「Cadence DA SHOW/CDNLive! Japan 2007」を開催した。

イベント関連ページ：http://www.cadence.co.jp/dashow2007/index.html

これまでケイデンスは、「DA SHOW」と「CDNLive！」2つのイベントを年に1度づつ開催してきたが、今年はこれらイベントを統合し、ケイデンスのソリューション紹介とユーザー交流を兼ねた新たなイベント「DA SHOW/CDNLive!」という形で開催。2日間で1500人以上の参加者を集めた。

ユーザー事例として最も聴講者を集めていたのは、イベント2日目の午前中に行われた、日立製作所の丹場展雄氏（ハードウェアモノづくり統括本部　モノづくり改革本部　設計センター長）による特別セミナーで、タイトルは「情報通信システム開発におけるLSI/PCB共通設計基盤整備」。同セミナーでは、今年3月に発表された日立の新設計システムの構築に関する詳細とその成果が具体的に報告された。

関連ニュース：
日立、「モノ作り強化」の一環でケイデンスのEDAツールを全面採用?設計効率2倍化と設計期間40％短縮を実現
https://www.eda-express.com/news/?m=p&idno=922

丹場氏の発表によると、日立では社内各事業部が横断的に利用できる新たな設計システムの構築を目指し、約2年前に「共通設計基盤整備プロジェクト」をスタート。設計効率を2倍に引き上げ、設計期間を40％短縮するという目標を掲げ、新フローの立ち上げに取り組んできた。

日立の新たな設計システムは、新設された共通設計センターの管理の下、社内ネットワークを介して各事業部門が利用できるもので、各主要EDAツールはケイデンスの製品を全面的に採用。その中には、「VCAD」と呼ばれるケイデンスのインターネットベースのリアルタイムサポート環境＆サービスも含まれている。

驚いた事に、上流の設計フローではSystemCベースの動作合成ソリューションも取り込まれているという話で、既に120種のデザインで評価を完了し、人手同等の合成結果を確認しているとの事。詳細は明らかにされなかったが、内容的にサードパーティ製品の話とは思えなかった。更にSystemC関連では、シミュレーション速度の向上を目指した既存IPのSystemC化にも取り組んでいるらしく、SERDESマクロ（20レーン）を実際にSystemC化し、従来のシミュレーション速度1.2Khzに対し20倍以上の28.4Khzを達成したという事例も紹介された。

また、ケイデンス最新のアクセラレータ/エミュレータ「Incisive Palladium III」をベースに、シミュレータとのコシミュレーションやCPU接続によるファーム検証など、用途に応じた検証環境も構築されているほか、論理合成ツール「RTL Compiler」によるトップダウン合成により、論理合成に関する処理時間を53％削減し設計期間全体を31％削減する事に成功。更に論理合成以下のバックエンド工程では、インプリメント環境「SoC Encounter」の自動フロアプラン機能「Master Plan」によって、従来1週間を要していた配置配線を約4時間程に短縮することが可能になったという。

その他、PCB設計フローにおいても、PCB設計環境「GRE（Global Route Environment）」の新しい自動配線機能を適用する事で設計期間を約40％短縮。例えば、これまで2日は必要としていた400ネットの配線に「GRE」を使えば、僅か2分間で自動配線を完了できるとの事で、デジタルインプリメンテーションフローに限らず、IP設計、PCB設計をも包含する統合的な設計フローとして、ケイデンスベースの新たな設計フローは効果を上げているという話であった。

※日立製作所
http://www.hitachi.co.jp

※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp