STARC、ケイデンスと共同で65nm設計向けのDFMフローを構築>>ケイデンスの「Encounter platform」をベースにDFYにも対応

2007年7月11日、ケイデンスは、STARCと共同で開発した65nm設計の最先端DFMフローが提供可能となったことを発表した。

プレスリリース：http://www.cadence.co.jp/news/h19-07-11.html

開発された設計フローは、65nm設計における製造容易性と歩留まり改善を目指すもので、ケイデンスとSTARCの15ヶ月間の協業によって実現されたもの。

フローの中身としては、ケイデンスのインプリメンテーションツール「SoC Encounter GXL Platform」をベースに、「Chip Optimizer」、「CMP Predictor」、「QRC Extraction」が統合された形で構築されており、レイアウトの最適化に加えて、チップの厚みのばらつき予測やメタル・フィル、CMPホットスポットの検出・修正、精度の高い遅延予測などにも対応可能。更に、市販リソグラフィ解析ツールとのインタフェースも備え、リソグラフィを考慮した配線や、リソグラフィ ホットスポットの検出や修正にも対応できるという事。

このフローは、STARCメンバー企業に提供されるもので、同フローをを活用することによって、設計チームは、65nm設計に向けたDFM(design for manufacturing)およびDFY (design for yield)機能を包括的に享受できる。

※発表された設計フローに関する詳細は、STARC（株式会社半導体理工学研究センター）にお問い合わせ下さい。
http://www.starc.jp

※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp