ケイデンス、ワイヤレスチップの設計を簡易化する新製品「Virtuoso Passive Component Designer」を発表

2007年11月13日、ケイデンスは、インダクタ、トランス、および伝送線路の設計、解析、モデリングに対応する新製品「Virtuoso Passive Component Designer」を発表した。

プレスリリース：http://www.cadence.co.jp/news/h19-11-13.html

ケイデンスによると「Virtuoso Passive Component Designer」は、90nm/65nmのプロセスを用いる高速で複雑なワイヤレスSoCやRFICの設計を最適化するもので、パッシブ・コンポーネントを考慮しながら特定のアプリケーション/プロセス・テクノロジ向けに最適なインダクティブ・デバイスを自動生成可能。より高性能かつ小型のデバイスを生成できるだけでなく、生成されたデバイスを内蔵された高精度な3Dフル・ウェーブ・ソルバが検証するため、インダクタのための専用キャラクタライズが不要。設計期間も削減することができる。

また、先端のデザイン・ルールやダミー・メタル・フィル、スロッティング等のCMP上の制約に対応することができるほか、Pcellを用いた独自のカスタム形状の定義も可能。操作性も高く、カスタムIC設計環境「Cadence Virtuoso custom design platform」と強固に統合されているという。

※「Virtuoso Passive Component Designer」に関する詳細は、日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
http://www.cadence.co.jp