米Aldec、HDLシミュレータ「Active-HDL」をバージョンアップ>>マルチスレッドコンパイル機能の追加でコンパイル時間を最大1/3に

2007年12月20日、論理シミュレータを中心に各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、論理シミュレータ「Active-HDL」の最新バージョン「Active-HDL 7.3」のリリースを発表した。

プレスリリース：http://www.aldec.co.jp/news/news_12_20_2007.htm

「Active-HDL」は、FPGA設計を主なターゲットとした論理シミュレーターで、低価格ながら業界標準製品を凌ぐパフォーマンスを実現。グラフィカルデザインエントリ機能、FPGA設計フローコントロール機能、VHDL、Verilog、SystemVerilog、SystemC混在言語のシミュレーション機能など豊富な機能が搭載されており、世界的にそのシェアを伸ばし続けている。

Aldecによると、今回発表された「Active-HDL 7.3」では、新たに「マルチスレッド HDLコンパイル機能」が追加されたほか、波形ウィンドウの機能やVHDL 2006の構文サポートが拡張されており、コンパイルおよびシミュレーションのパフォーマンスアップも図られている。目玉となる「マルチスレッド HDLコンパイル機能」は、VHDLデザイン向けの高速化機能で、マルチコアCUPマシンで実行した場合、コンパイルプロセスを最大で3倍高速化することが可能。シングルコアCPUマシンであっても、従来バージョンと比較して平均40%の速度向上を実現するという。

尚、新しい「Active-HDL 7.3」は既に供給が開始されており、無償の評価ライセンスも提供されている。

※「Active-HDL 7.3」に関する詳細は、アルデック・ジャパン株式会社にお問い合わせ下さい。
http://www.aldec.co.jp