セイコーNPC、オーディオ向けDSPの設計でケイデンスのツールを使用>>優れたタイミング収束と大幅なテスト・データの圧縮を実現

2008年4月8日、ケイデンスは、セイコーNPCが「Encounter Test Architect」と「Encounter RTL Compiler」を使用して、複雑なオーディオ向けDSP設計のテープアウトに成功したことを発表した。

プレスリリース：http://www.cadence.co.jp/news/h20-4-8.html

発表によるとケイデンスは、論理合成ツール「Encounter RTL Compiler」のバージョン7.2より、「Encounter Test Architect」の全てのDFT機能を「Encounter RTL Compiler」のプラットフォームに統合。これにより設計者は、論理合成とテスト合成を単一のパスで容易に実行可能となり、DFT設計フローの生産性を大幅に向上できる。

今回発表されたセイコーNPCの成功事例は、この新たな統合環境によって、複雑なクロック系統と多数の高速乗算器/RAMを持つオーディオ向けDSP設計を完了したという例で、セイコーNPCは、「Encounter RTL Compiler」のフィジカル・テクノロジを用いてより優れたタイミング収束を実現すると同時に、合成中に「XOR compression macro」を挿入し大テスト・データの大幅な圧縮と製造コストの削減を達成。更に、「Encounter Test Architect」のMemory Built-In Self Test (MBIST)を使用して、徹底的なエンベデッド・メモリのテストも行い、完全にテスト可能な設計をより短期間にハンド・オフすることに成功したという。

※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp