ケイデンス、全物理設計工程のマルチCPU処理を実現する新たなインプリメント環境を発表

2008年12月3日、ケイデンスは、多数の新技術を実装した新たなRTL-to-GDSIIインプリメント環境「Encounter Digital Implementation System(EDS)」をした。

プレスリリース：
http://www.cadence.com/cadence/newsroom/press_releases/Pages/pr.aspx?xml=120308_edi（英文）

ケイデンスによると新製品「EDS」は、従来のインプリメント環境「SoC Encounter」の技術を包含するパラレルプロセッシングサポートのデジタル設計用のプラットフォームで、業界初となる全物理設計工程におけるパラレルプロセッシング（マルチCPU処理）を実現。1CPUでの処理と比較して、4CPUで平均3倍強の高速化が可能となる。

性能面では、メモリーアーキテクチャの変更によって、1CPUでもパフォーマンス及びメモリキャパシティが30％以上向上されており、シングルCPU/マルチCPUいずれの環境でも従来以上のTAT短縮を実現する。

機能面では、フロアプラン合成やダイサイズの見積り機能が強化されたほか、フロアプランの段階でのパワーグリッドの解析や作成が可能となり、設計初期段階でのデザインの予測性が高められた。

また、統合デジタルインプリメント環境として周辺ツールとのインターオペラビリティも強化され、Virtuosoで作成されたアナログブロックの「EDS」からの可視化が可能に。更にタイミング解析ツール（Encounter Timing System) とタイミング検証ツール (Conformal Constraint Designer) がタイトにリンクされ、タイミング解析時におけるタイミング制約の検証も可能となった。

ケイデンスは、新製品「EDS」を「デジタルICの設計生産性に新たな時代をもたらすもの」と伝えている。

※日本ケイデンス・デザイン・システムズ社
http://www.cadence.co.jp