図研がTSMC OIP EDAアライアンスに参加、チップレット時代の「半導体・パッケージ・PCB統合設計」を強化

2026年7月1日、株式会社図研は、TSMCのOpen Innovation Platform（OIP）におけるEDA Allianceに参加したと発表した。

プレスリリース

図研はEDA Allianceへの参加により、TSMCの先端プロセス技術および先進パッケージング技術との連携を深め、同社のICパッケージングおよびプリント基板（PCB）設計製品において、マルチダイ／チップレットベースの設計支援機能を強化していくとしている。

TSMCのOIP EDA Allianceは、TSMCプロセスを採用する顧客の設計障壁を下げることを目的としたエコシステムである。TSMCはEDAパートナー各社と連携し、EDAツールや設計フローをTSMCの技術要件に適合させることで、顧客がPPA（消費電力・性能・面積）の目標を短期間で達成できるよう支援している。TSMCの公開情報では、EDA AllianceのパートナーとしてCadence、Siemens EDA、Synopsys、Silvaco、Keysight、Jedat、Zukenなどが掲載されている。

今回の発表で注目すべき点は、図研が単なるPCB CADベンダーとしてではなく、半導体、パッケージ、PCBをまたぐシステムレベル設計のプレイヤーとしてTSMCのエコシステムに入った点だ。TSMC側は、プロセス技術とパッケージング技術の進化がAI、HPC、モバイル分野の設計目標達成に不可欠になっていると説明しており、図研も「半導体、パッケージ、PCBの設計をシームレスに統合」する支援を進めるとしている。

背景にあるのは、先端半導体の競争軸が、微細化だけでなく先進パッケージングへと広がっていることだ。AIアクセラレータやHPC向けプロセッサでは、ロジック、HBM、I/O、アナログ、光インターコネクトなどを複数のチップレットとして組み合わせる設計が増えている。こうした構成では、IC単体の配置配線だけでなく、インターポーザ、RDL、パッケージ基板、PCB、さらには電源・熱・信号品質までを一体で最適化する必要がある。従来は個別に扱われてきた「半導体設計」「パッケージ設計」「基板設計」の境界が曖昧になり、設計ツールにも領域をまたいだ連携が求められるようになっている。

この流れに対応するソリューションの一つが、図研の主力製品「CR-8000 Design Force」である。同製品はPCB設計にとどまらず、ICパッケージと基板をまたぐシステムレベルの協調設計・解析を支援するプラットフォームとして位置づけられている。チップ、パッケージ、PCBを一体で扱えることを特徴とし、同時並行設計やオブジェクト単位での設計分担、外部システムとの連携などを通じて、複雑化する実装設計の効率化を図る。

日本企業では、図研に先行してジーダットが2024年7月にTSMC OIP EDA Allianceへ加入している。ジーダットは主力製品SX-Meisterを通じて、アナログ、パワーデバイス、メモリ、イメージセンサー、LCDドライバーなどのカスタム設計支援を強化するとしていた。

ただし、ジーダットと図研ではTSMCエコシステム内での役割が異なる。ジーダットはアナログ／カスタムIC設計領域に軸足を置く一方、図研はICパッケージとPCBを含むシステム実装側に強い。日本発のEDA企業がそれぞれ異なるレイヤーでTSMC OIPに参加したことは、国内EDAベンダーにとっても象徴的な動きといえる。

株式会社図研