Aldecがコード解析ツール「ALINT-PRO」に新しい混在言語デザインルールを追加

2026年1月14日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldecは、コード解析ツール「ALINT-PRO」のアップデートを発表した。

プレスリリース

発表によると、今回のアップデートで「ALINT-PRO™ 2025.12」にVHDLとVerilog/SystemVerilogが混在するデザイン向けの新しいルールが導入された。これにより、単一プロジェクト内でVHDLとVerilog/SystemVerilogを組み合わせる際の正確性、保守性、およびIP相互運用性の向上が可能になるという。

IPの再利用、サードパーティIPの統合などにより、混在言語による設計が増えており、言語間の曖昧なマッピングやパラメータ受け渡しの不整合、構成の誤用などが統合トラブルの原因になりやすい現状があり、新ルールによって、シミュレーション／論理合成／下流検証の前に統合トラブルを抑止するというのがAldecの狙い。追加された新ルールには、VHDLとVerilogの言語境界を越えたモジュール/エンティティのインスタンス化に対して一貫した方法論が定義されている。

最新の「ALINT-PRO 2025.12」は既にリリースされており即時入手可能。評価版も提供されている。

アルデック・ジャパン株式会社