Cadenceがチップレット・ベース開発を加速するパートナー・エコシステムを立ち上げ

2026年1月6日、Cadenceは、チップレット設計の複雑性を下げ、開発期間短縮を狙う「Chiplet Spec-to-Packaged Parts ecosystem」を発表した。

プレスリリース

Cadenceが立ち上げたチップレット・エコシステムは、フィジカルAI, データセンター, HPC向けチップレットを主要ターゲットに、事前統合・事前検証済みのIPと設計フローを部品化して提供する枠組みで、初期IPパートナーとして下記の7社が参画している。

Arm、Arteris、eMemory、M31 Technology、Silicon Creations、Trilinear Technologies、ProteanTecs
※ProteanTecsはチップ監視用のIPやチップ内データ解析を手がけるSilicon Lifecycle Management（SLM）のリーダー企業

Cadenceは、これらパートナーのIPを統合するためのエンド・ツー・エンドのフレームワーク（Arm ® Zena ™ Compute Subsystem (CSS)などを活用したチップレット・フレームワーク）を用意しており、Universal Chiplet Interconnect Express™ (UCIe™) IP、LPDDR6/5X、PCIe 7.0といった次世代インターフェースIPと合わせて、シミュレータ「Xcelium™」や エミュレータ「Palladium® Z3」を用いた検証フローも完備。さらにP&Rの「リアルタイム・フィードバック」も可能な仕組みも用意しているという。

ユーザーはCadenceのチップレット・フレームワークを活用することで、仕様からチップレット構成を自動生成することが可能。 生成されるチップレット構成は、Arm Chiplet System Architecture（CSA）およびOCP Foundational Chiplet System Architecture（FCSA）に準拠しており、特定ベンダーに縛られないオープンな開発を保証。事前検証済みのパートナーIPを利用することで開発期間だけでなく開発リスクも圧縮できる。

Cadenceは今回立ち上げたエコシステムで実現したチップレット・フレームワークの実証として、Samsung Foundry SF5Aプロセスを用いたシリコン・プロトタイプ（パートナーのIPを事前に統合）のデモを構築済み。仕様からチップレット・フレームワークのアーキテクチャを自動生成し、Cadence自社IPとサードパーティIPを組み合わせてチップレット構成を作り込むというアプローチの有用性を示している。

Cadenceによる今回の打ち出しは、チップレット技術の本格的な普及期に向けた戦略的な布石と言えるもので、包括的なエコシステムを組織することでチップレット導入の敷居を下げ、チップレット・ベース開発を推進すると同時に自社のポジショニング強化を狙っていることがうかがえる。データセンター、HPCに加えてフィジカルAI市場を意識している点も興味深く、今後半導体ニーズが増えていく自動車やロボティクス分野の企業にとっても注目する動きとなるだろう。

日本ケイデンス・デザイン・システムズ社