TSMCの設計子会社GUC、初の3nmチップ設計をCadenceの配置配線ツールで成功
2023年1月20日、Cadenceは同社の顧客である台湾GUCによる3nmチップ設計の成功事例を発表した。
発表によるとGUCはTSMC N3プロセスをターゲットとしたHPC向けコアの開発にCadenceの配置配線ツール「Innovus™ Implementation System」を使用。インスタンス数350万、最大クロック3.16GHzの先進的なデザインを実現した。この事例はGUC初の3nmチップ設計だったという。
またGUCは合わせてTSMC N5プロセスをターゲットとしたCPU設計も行い、CadenceのAI最適化ツール「Cerebrus™ Intelligent Chip Explorer」とCadenceのデジタル・インプリメント・フローを使用することでエンジニアリングの生産性を向上しながら、消費電力を8%、面積を9%削減することに成功したとしている。
Cadenceの配置配線ツール「Innovus™ Implementation System」には、「GigaPlace」や「GigaOpt」と呼ぶ強力な配置、最適化エンジンが装備されており、TSMC N3プロセスターゲットのデザインに対しても効果を発揮するという。
= EDA EXPRESS 菰田 浩 =
（2023.01.27
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