Cadenceが7nm DDR5 IPのプロトタイプに成功、データ転送レート4400Mbpsを達成

2018年5月2日、CadenceはDDR5メモリ・インタフェースIPのプロトタイプについて発表した。

発表によるとCadenceはTSMC 7nmプロセスでDDR5のPHYおよびコントローラのプロトタイプを作成。MicronのDDR5 DRAMのプロトタイプと共に動作する事を確認した。プロトタイプによるデータ転送レートは4400Mbpsを達成したという。

DDR5規格は未だ完成していないが今年の夏にはJEDECが最終仕様を策定する計画。