AldecからセーフティクリティカルなFPGA設計を狙ったソリューションが2つ登場
2017年1月19日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldecは、同社のFPGA設計向けシミュレータ「Active-HDL」の新機能リリースを発表した。
発表によると論理シミュレータ「Active-HDL」の最新バージョン10.4のリリースに伴い、新機能となる「有限ステートマシン（FSM）カバレッジ機能」が装備された。
同機能は高い安全性の確保が求められるセーフティクリティカルなFPGAの設計をターゲットに用意されたもので、シミュレーション中にステートマシン図の中のどのステートと遷移が実行されたかを判別する事が可能。実行するHDLコードにSystemVerilogまたはAldec専用のプラグマを挿入することでFSMカバレッジの統計データを収集し、カバレッジエンジンが解釈する。
Aldecによると、航空関連のRTCA/DO-254、自動車関連のISO 26262、原子力発電所関連のIEC 62566など、セーフティクリティカルなデザインの保証ガイドラインや標準規格では、どれも検証プロセスの一環としてFSMカバレッジを使用することを推奨しているとの事だ。
もう一つ、Aldecは2017年2月1日にFPGA/SoC向け要求ライフサイクル管理ツール「Spec-TRACER」の最新バージョン 2016.12のリリースを発表し、同ツールにおいて航空用電子機器の開発ガイドラインRTCA/DO-254に対応する認証文書のテンプレートとレビュー用チェックリストの提供を開始した。
同テンプレートとリストを用いることで、DO-254対応のFPGA設計においてライフサイクルデータの管理と生成を簡略化できるという。
= EDA EXPRESS 菰田 浩 =
（2017.02.15
）