Cadenceの論理合成ツールがフィジカル考慮機能を強化、PPAを最大15％改善
2013年11月21日、Cadenceは同社の論理合成ツール「RTL Compiler」のバージョンアップを発表した。
発表によると最新の「RTL Compiler」バージョン13.1では、レイアウト構造を考慮した新たな合成機能が追加され、先端プロセスを用いたチップ設計の消費電力、性能、面積を最大で15％改善可能となった。
新機能には物理合成エンジンの一部が用いられており、合成の初期段階でレイアウトを考慮できるという事で、具体的にはフィジカルを考慮したストラクチャリングおよびマッピング機能、マルチビット・セル化機能、DFT機能が備えられている。
Cadenceの説明によると、ピンとレジスタの配置を考慮するストラクチャリングおよびマッピング機能は、複雑なSoCにおいて10％以上の性能向上と15%以上のチップ面積の縮小を実現。また、フィジカル考慮のマルチビット・セル化機能は、共通クロックの複数個の単体レジスタをマルチビット型のレジスタに置き換えることで消費電力を10%以上削減できるという。
発表に寄せられたコメントによると、富士通セミコンダクターでは実際に「RTL Compiler」の新機能を用いて1ギガヘルツの8つのCPUコアを使用したチップを設計。その結果、タイミングとチップ面積を10パーセント以上改善することができたという。
= EDA EXPRESS 菰田 浩 =
（2013.11.26
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