SynopsysとTSMC、16nmカスタム設計リファレンス・フローの開発で協業
2013年10月15日、Synopsysは、TSMC 16nmカスタム設計リファレンス・フローの開発に向けてTSMC社と協業していることを発表した。
発表によるとSynopsysとTSMCの両社は、VDRC（voltage-dependent design rules）に対応したTSMC 16nmカスタム設計リファレンス・フローの開発に向けて協業。競合のCadenceもTSMCとの同様の協業を進めているが、「VDRC対応」というのが一つの大きな違いとなっている。
「VDRC」は、電圧依存の高いデザインのデザイン・ルール・チェックで、VDRCに対応するためにSynopsysは各ネットで発生する電圧幅を回路シミュレーター「HSPICE」で解析し、カスタム設計環境「Laker」がそれをレイアウトに取り込んで制約として活用、最終的に物理検証ツール「IC Validator」でサインオフ検証を実行するというツールの連携を実現しているという。
このVDRC対応のフローを実現するにあたり、SynopsysとTSMCは標準SPICEモデルよりも精度の高いレイアウト依存のモデリングを可能とする「TSMC Modeling Interface (TMI2.0)」を共同開発したほか、物理検証（DRC/LVS）向けのサインオフ精度のランセットも共同開発。また、SynopsysはTSMCの協力を得て、高精度なエレクトロ・マイグレーション、IRドロップ解析の実現に向けた「CustomSim」の機能拡張を実施したという。
尚、TSMCはTSMC 16nmカスタム設計リファレンス・フローの開発に対するSynopsysの貢献を称え、Open Innovation Platform "Partner of the Year 2013"を授与している。
= EDA EXPRESS 菰田 浩 =
（2013.10.16
）