CadenceがIBMの14nm FinFETプロセス技術を用いたテスト・チップをテープアウト
2012年11月1日、Cadenceは、ARM,IBMとの協業により、IBMの14nm FinFETプロセス・テクノロジを使用し、ARMのCortex-M0プロセッサを実装したテストチップのテープアウトしたことを発表した。
発表によるとARM,Cadence,IBMの3社は、14nm以下の先端プロセス・ノードを用いたSoC開発に向けた複数年契約を交わしており、今回のテストチップのテープアウトは、その重要なマイルストーンの一つ。
テストチップは、14nm設計向けに構築された基礎IPブロックを実証するために開発されたもので、Cadenceの「Encounter Digital Implementation System」と「Virtuoso」で設計した「ARM 8-track 14nm FinFETスタンダードセル・ライブラリ」を使用してインプリメントされた。テストチップには、ARM Cortex-M0プロセッサの他にSRAMメモリ・ブロックなど幾つかのブロックが実装されており、テストチップから得られる各種キャラクタライゼーション・データは今後ARMのフジカルIP「Artisan」の開発に活かされる。
今回のテストチップの開発にあたり、CadenceとARMは、IBMのFinFETテクノロジをベースとした設計メソドロジを共同で構築。14nm FinFETプロセスを用いるチップの設計を行うためには、プロセスのサポートの他にFinFET向けのルール・デッキやタイミング解析の強化が必要でCadenceのツール群がこれに対応。具体的には「Encounter Digital Implementation System」、「Encounter Power System」、「Encounter Timing System」、「Cadence QRC Extraction」が設計メソドロジの構築に利用された。同設計メソドロジには、FinFETテクノロジがもたらす消費電力と性能を実現するための新しいGigaOpt最適化テクノロジ、製造で実証済のダブルパターニング修正機能、14nm FinFET構造をサポートするタイミングおよび消費電力のサインオフ機能が含まれているという。
= EDA EXPRESS 菰田 浩 =
（2012.11.01
）