TSMCが20nmおよびCoWoS (Chip on Wafer on Substrate)、2つのデザインフローを完成
2012年10月9日、TSMCは20nmおよびCoWoS (Chip on Wafer on Substrate)、2つのデザインフローの完成を発表した。
発表された新しい20nmリファレンス・フローとCoWoSリファレンス・フローは、いずれもTSMCのパートナー・エコシステム「Open Innovation Platform(OIP)」によってサポートされるもので、20nmリファレンス・フローは、ダブル・パターニングを考慮した設計を実現。TSMCとエコシステムのパートナーが提供する20nm IPはダブル・パターニングに対応しており、TSMCの20nmプロセスの採用を促進する。
CoWoSリファレンス・フローは、マルチ・ダイの3D IC設計を実現するもので、既存のメソドロジの変更を最小限に抑えスムーズな3D ICへの移行を可能とする。このフローには、バンプ、パッド、インターコネクトの配置配線管理や、ダイ間の高速インターコネクトのシグナル・インティグリティ解析、サーマル解析、ダイ・レベルおよびスタッキング・レベルでの3Dテスト・メソドロジなどが含まれている。
TSMCはこれらリファレンス・フローと合わせて、20nmカスタム・デザインでのデブル・パターニングを実現するCustom Design Reference Flow、新たな高周波設計ガイドラインを提供するRF Reference Design Kitも用意している。
※TSMC
= EDA EXPRESS 菰田 浩 =
（2012.10.10
）