富士通セミコンダクター、28nm設計にCadenceのDFMテクノロジを標準採用

2011年9月20日、Cadenceは、富士通セミコンダクター社が28nmプロセスでのASICおよびミックスシグナルSoC設計向けに、CadenceのDFMサインオフ・テクノロジを採用したと発表した。

今回、富士通セミコンダクターが採用したのは、「Cadence Litho Physical Analyzer」、「Cadence CMP Predictor」、「Cadence Litho Electrical Analyzer」という3種類のDFMツールで、28nmプロセスにおける設計品質の向上とばらつき最適化を目的に導入。これらツールで実現されるDFM考慮の設計「in-design DFMテクノロジ」は、Cadenceのカスタム/アナログ設計環境「Virtuoso」ならびに、デジタル・インプリメント環境「Encounter」でサポートされている。

富士通セミコンダクターは、40nmプロセスからTSMCに製造を委託しているため、TSMCのリファレンスフローで採用されているツール環境であれば、どのツールを利用しても設計・製造に大きな支障は出ないはずだが、市販製品を評価した結果、CadenceのDFMツールを選択した。Cadenceの設計ツールを標準利用する同社にとって、既存の設計フローの中で簡単にDFM技術を活用できるというメリットも大きかったようだ。

※日本ケイデンス・デザイン・システムズ社