Cadence、Virtuosoベースのカスタム・アナログ設計フローを大幅機能強化
2011年3月15日、Cadenceは、Virtuosoベースのカスタム・アナログ設計フローの大幅な機能強化を発表した。
Cadenceによると、機能強化されたVirtuosoベースのカスタム・アナログ設計フローには下記Virtuosoツール群および技術によって構成されており、初期の設計仕様段階からGDSIIまでの設計工程をを網羅的にカバー。20nmプロセス・ノードにまで対応している。
-Virtuoso Schematic Editor
-Virtuoso Analog Design Environment
-Virtuoso Multi-Mode Simulationテクノロジ
-Virtuoso Layout Suite
-Virtuoso Power System
-Virtuoso DFM
-Virtuoso Accelerated Parallel Simulator
今回の機能強化では、寄生素子管理のためのメソドロジが改善され、パワーおよびシグナル・インテグリティの問題を管理するVirtuoso Power System、DFM機能などが統合されたほか、波形ビューアーやデザインの編集エンジンも刷新された。
検証面では、in-design手法によりLVS、DRC、DFM技術を用いたエラーの自動検出と修正がが可能となったほか、Virtuoso Accelerated Parallel Simulator（APS）の新しい分散型のSPICE機能も利用できるようになった。
Cadenceは、今回機能強化されたカスタム・アナログ設計フローは、「Silicon Realization（シリコンの実現）」を目指すCadenceのEDA360ビジョンを具現化したもだとしており、同フローの適用効果として、サードパーティー製ポイント・ツールを使用した場合と比較して25から30パーセントの生産性向上が継続的に報告されていると伝えている。
= EDA EXPRESS 菰田 浩 =
（2011.03.16
）