日立、ケイデンスの「Palladium」を用いた検証高速化の事例を2件発表

2010年7月20日、ケイデンスは、日立による検証高速化の事例を2件発表した。

プレスリリース文
http://www.cadence.co.jp/news/h22-7-20.html
http://www.cadence.co.jp/news/h22-7-20-2.html

ケイデンスによると、日立の成功事例はいずれも「Palladium」を利用したもので、一つはイーサーネットのルーティング・スイッチング製品開発用に新たなシステム・レベル検証環境を構築したという話。

日立は従来のHDLシミュレーションベースの検証環境から、「Palladium」ベースのシステム・レベル検証環境に移行するために、これまで利用していた内製の検証IPにトランザクション・レベルのインタフェースを付加。検証IPのバス･ファンクション・モデル部分を設計回路と共にPalladiumエミュレーション・システムに合成・マッピングすることで、検証全体のパフォーマンスを100倍以上向上する事に成功した。

もう一つの事例は、ケイデンスの高位合成ツール「C-to-Silicon Compiler」を利用する事で、「Palladium III」アクセラレーション・エミュレーション・システム上のテストベンチの実行を加速したという話。

日立はSystemC TLMを用いて、テストパターンの自動生成、自動応答のロジックや、スコアボードなどの複雑なテストベンチ機能を開発。これら環境を「Palladium III」システム上に移植し、テストベンチを「C-to-Silicon Compiler」で自動生成することで、論理検証速度を10000倍高速化することに成功。次世代のPCI Expressコアを含む複雑なサブシステムを検証したところ、従来よりも機能や入力条件の組合せを大幅に向上できたという。

尚、2つ目の事例の詳細は、明日、明後日と開催されるケイデンスのプライベート・ショー「DA SHOW/CDNLive! Japan 2010」にて発表される予定。

※日本ケイデンス・デザイン・システムズ社