TSMC、65nmサインオフ・フローにケイデンスの合成、配置・配線、RC抽出を追加

2010年4月12日、ケイデンスは、TSMCが65nm向けIntegrated Signoff Flowにてケイデンスのツールを追加導入した事を発表した。

プレスリリース文

今回TSMCの65nmサインオフ・フローに導入されたのは、論理合成ツール「Encounter(R) RTL Compiler」、配置配線ツール「Encounter Digital Implementation (EDI) System」、寄生抽出ツール「Cadence(R) QRC Extraction」、シグナル・インテグリティ解析をサポートするタイミング解析ツール「Encounter Timing System」の4製品。

これらツールを含むTSMCのIntegrated Signoff Flowのベータ・テストは、TSMCのOpen Innovation Platformのメンバー企業Global Unichip、ケイデンスそしてTSMCの3社の協業で実施されたという。

TSMCのコメント（Senior Director of Design Infrastructure Marketing ST Juang氏）：
「低消費電力で高性能なSoC設計のインプリメンテーションに成功するために、我々の共通のお客様は、いち早い量産への対応が可能な設計を実現する実証済みの優れたテクノロジを必要としています。そのためTSMCはケイデンスとの緊密な協業を行い、インプリメンテーションとRC抽出機能を統合し、TSMCの Integrated Signoff Flow におけるEDAツールへのサポートを拡張しました。」

※日本ケイデンス・デザイン・システムズ社