STARC、20Mゲート以上の大規模設計向けにケイデンスのインプリメント環境を認定

2009年7月9日、ケイデンスは、同社のインプリメント環境がSTARCの大規模設計フローで認定された事を発表した。

プレスリリース文

発表によるとSTARCは、大規模な半導体設計向けに定義した「STARCAD-CEL V3.0 フロー」にて、ケイデンスの各種インプリメント・ツールを認定。2000万ゲート以上の大規模設計においてこれらツールの使用をSTARCメンバ企業に向けて推奨する。

今回大規模設計向けに認定された主要ツールは、Encounter Digital Implementation System、Encounter Conformal ECO Designer、Encounter RTL Compilerの3種類。これらツールは、設計期間とメモリ使用量に関してSTARCの基準を超えるパフォーマンスを示したという。

また、ケイデンスは、「STARCAD-CEL V3.0 フロー」向けに、Encounter Digital Implementation SystemとDFMテクノロジを統合。Cadence Litho Physical Analyzer (LPA)、 Cadence Litho Electrical Analyzer (LEA)、およびCadence CMP Predictorが統合された同ソリューションによって、STARCはテスト設計における致命的な不良、歩留まりの低下要因となる不良を、短時間で100%修正することができたという。

最新のSTARCAD-CEL V3.0については、2009年8月25日に開催予定のSTARCフォーラム/シンポジウムにて、何かしらの発表を耳にできるはず。

※日本ケイデンス・デザイン・システムズ社

※STARC（株式会社半導体理工学研究センター）