日立がケイデンスの次世代PCBプランニング環境で配置・配線設計工数を4割削減

日立がケイデンスの次世代PCBプランニング環境で配置・配線設計工数を4割削減

2009年7月1日、ケイデンスは、同社の次世代PCBプランニング・ツールによって、日立が通信用高速PCBの配置・配線設計工数を40％削減した事を発表した。

プレスリリース文

発表によると日立は、推進中の設計効率向上と設計期間短縮のためのプロジェクトにおいて、ケイデンスの次世代PCBプランニング・ツール「Global Route Environment （GRE）」を実設計プロセスで使用。これまで自動配線の適用が不可能であった高速デジタル信号用のコンストレイントがフルに適用されたPCBの配置・配線を「GRE」で行い、その結果、インターコネクトのプランニングから詳細配線に至るまでの配置・配線設計工数を40％削減する事に成功したという。

ケイデンスの「GRE」は、従来自動化が困難であったハイスピードのインタフェースを持つPCB設計の自動化を目指すもので、DDR2やDDR3などのメモリ・インターフェース、PCI Express、PCI Express Gen IIなどのシリアル・インターフェース配線など、ギガヘルツ帯の配線設計において大きな効果を発揮。高速基板開発の品質保持とTAT短縮に貢献する。

※GREを用いた日立の成功事例は、7月16-17日に開催されるケイデンス「DA SHOW/CDNLive! Japan 2009」において発表される予定。

※日本ケイデンス・デザイン・システムズ社