アルデック、FPGAユーザー向けに低価格の混在言語シミュレーターをリリース

2009年7月13日、論理シミュレータ他、各種ASIC/FPGA設計ツールを手掛ける米Aldec社は、VHDL/Verilog 混在シミュレーター「Active-HDL」の低価格版「Active-HDL Designer Edition 」のリリースを発表した。

プレスリリース文

発表によると、「Active-HDL Designer Edition」はFPGA市場をターゲットに新たに用意された製品で、価格は1年間TBLのノードロックで\198,000（フローティングで\247,500）という安さ。機能としてはVHDL/Verilog/SystemVerilog混在言語のシミュレーションが実行可能で、特に実行行数制限等はなく、シミュレーション速度はFPGA各社から提供されているHDL シミュレータの約2倍に設定されている。

また、アルデックでは「Designer Edition」以外にオプション機能を備えた「Plus Edition」 及び 「Expert Edition 」という製品を用意しており、これらのシミュレーション速度は「Designer Edition 」の約3倍、FPGAベンダから提供されるHDLシミュレーターの約6倍に設定されているという。

尚、コード・カバレッジ、SystemC、アサーション・ベース検証、SWIFT インターフェース、MATLAB/Simulink 協調検証などの先進機能の利用を望む場合には、「Designer Edition」から上位の製品へアップグレードするパスも用意されているとの事。評価ライセンスはhttp://www.aldec.com/downloads から申請可能。

※アルデック・ジャパン株式会社