テンシリカ、90nm設計に向けてSynopsysおよびCadenceの最新ツールをサポート

2005年8月29日、米国テンシリカ社（Tensilica&knm Inc. カリフォルニア州サンタクララ）は、同社のコンフィギュラブル・プロセッサの設計メソドロジを90nmプロセス・テクノロジに対応するために改良したと発表を行なった。

プレスリリース：http://www.tensilica.co.jp/html/press/90nmMethodology-0829.html

今回の改良により、Cadence社ならびにSynopsys社製ツールの最新機能がサポートされ、レイアウト設計ツール向けのスクリプトを自動生成できるようになる。

具体的には以下の通り。

１．ダイナミック消費電力の大幅な上昇に対応するため、Xtensa LXコアならびユーザー定義拡張に対して、Synopsys社のPower Compilerの低消費電力化機能を用いて細かいクロック・ゲーティングを挿入する。

２．電源レールでのIRドロップの問題に対応するためのスクリプトをサポート。新たなスクリプトは、ユーザー定義の電源構造をレイアウト・ツールに自動的に入力することができる。

３．インターコネクトの寄生効果に対応するためのスクリプトをサポート。新たなスクリプトは、インターコネクトのモデリング精度を高めるべく、ツール専用のテクノロジ・ファイルから電気的パラメータを自動入力することができる。

４．クロストークの回避とクロック・スキュー挿入に対応するためのスクリプトをサポート。新たなスクリプトは、Cadence社のCeltICによるクロストーク解析をサポートするほか、SynopsysのAstro ならびに CadenceのSOC Encounterの "useful skew" モードをサポートする。

尚、テンシリカの設計メソドロジでは、以下のSynopsys社ならびにCadence社の最新ツールをフルサポートしている。

論理合成： Synopsys Design Compiler、 Synopsys Power Compiler
レイアウト： Synopsys Physical Compiler、 Synopsys Astro、
　　　　　　 Cadence SOC Encounter、 Cadence NanoRoute
RC抽出： Cadence Fire & Ice QX
タイミング・サインオフ： Synopsys PrimeTime
シグナル・インテグリティ解析： Cadence CeltIC
DFT： Synopsys DFT Compiler、Synopsys TetraMAX ATPG