アームとケイデンス、共通顧客のために協業体制を強化

2005年9月14日、英アーム社（ARM Ltd. ケンブリッジ）と米ケイデンス社（Cadence Design Systems inc.カリフォルニア州・サンノゼ）は、両社共通のユーザのために、デザイン・チェーンにおける協業体制を強化したと発表した。

プレスリリース：
http://www.jp.arm.com/pressroom/05/050914.html　（ARM）
http://www.cadence.co.jp/news/h17-9-14a.html　（Cadence）

この協業体制の強化は、デジタルIC設計、消費電力コントロール、及び検証分野において、特定のアプリケーション向けのニーズに対応した新しいソリューションを提供することを目的としており、その最初の成果として、今回、ARMプロセッサ向けのCadence Optimization Methodology Kitが発表された。　

このキットには、下記ソリューションが含まれており、ARMのコアをベースにしたチップ設計のパフォーマンスを向上することが可能で、消費電力およびチップサイズを削減できるという。

■ARM-Cadence Reference Methodology
■Encounter RTL Compiler synthesis
■First Encounter silicon virtual prototyping
■ARM Artisan Sage-Xフィジカル・ライブラリ向けのフロント・エンド・ビュー
　（TSMC 130及び90ナノメーター・プロセスに対応）
■サービス及びサポート

※ARM-Cadence Reference Methodology：
パフォーマンス、消費電力、チップサイズの結果予測が可能なリファレンス・メソドロジ

尚、両社は今後もシリコン・デザイン・チェーン・イニシアティブを通じて行ってきた取組みを強化し、さらなる低消費電力設計機能の開発、e、SystemC、及び SystemVerilogなどのシステム言語へのサポート、最新のプロセッサ・コア、システム検証、ケイデンスが開発したECSM（effective current source delay model）の拡張などを進めていくとしている。　今回発表された、ARMプロセッサ向けCadence Optimization Methodology Kit は、2005年10月より提供が開始される予定。

関係各社のコメントは以下の通り。

■沖電気工業株式会社 半導体事業グループ シリコンソリューションカンパニー デザイン本部 プラットフォーム設計部 浦浜 正和氏:
「沖電気では、弊社のuPLAT SoC System LSI Design Platform をベースとし、ARM946E-Sを組み込んだ設計にEncounter RTL Compilerを使用することで、大幅な消費電力及びチップサイズの削減を実現しました。我々はケイデンスとARMの協業により完成したARMプロセッサ向けのOptimization Methodology Kitがさらに効率化されたフローを提供し、ユーザーにとって大きなメリットをもたらしてくれることに期待しています。」

■ARM社 Executive Vice President of Marketing Mike Inglis氏：
「ARMとケイデンスは、両社の共通のお客様に最高のサポートを提供するために、ARM-Cadence Reference Methodologyを開発しました。しかしながら、設計作業が複雑さを極めるにあたり、低消費電力やより高いパフォーマンスに対する要求が高まってきたため、シリコン・デザイン・チェーン・イニシアティブのような取組みを通じて、ケイデンスと共同して設計ソリューションの統合や検証のレベルを引き上げる決断をしました。両社の協業によって構築されたこの新しいメソドロジ・キットは、ARMコアをベースにお客様のターゲットとする消費電力、パフォーマンス、チップサイズを実現するために必要なテクノロジ、サポート、トレーニングを提供します。」

■米国ケイデンス Senior Vice President of Industry Alliances Jan Willis氏：
「水平分業化が進んでいる今日のデザイン・チェーンにおいては、設計プロセスを大幅に簡素化するためにさらに統合された協業体制が必要です。このメソドロジ・キットは、ケイデンスとARMの専門性を有効活用し、両社のお客様が各々のターゲット市場に特有なスピード、チップサイズ、消費電力などの目標をを迅速に達成することを可能にします。」