東芝、ケイデンスのEncounterでUniversalArray適用チップをテープ・アウト

2005年10月3日、ケイデンスは、東芝及び東芝マイクロエレクトロニクスが、ケイデンスのEncounter digital IC implementationテクノロジを使用して、最初のUniversalArray（UA）を適用したチップ設計のテープアウトに成功したと発表した。

プレスリリース：http://www.cadence.co.jp/news/print/h17-10-4.html

東芝のUniversalArray（以下、UA）は、新しいタイプのASICで、フロアプランが決定してからウエハのサインオフを行い、その後、マスク作成及び配置配線を同時に処理することで、設計段階から製造工程までの期間を短縮することができる。　また、UAは、インプリメンテーション及びタイミング検証を行っている間にウエハを作成することで、EDAテクノロジから製造工程までの工程連結を短縮することもできる。

ケイデンスのEncounter RTL Compilerの最適化テクノロジによって、東芝は、設計のインプリメンテーションの段階で、シグナル・インテグリティを考慮しながらタイミングを短期間に収束し、最高のQuality of Silicon（QoS：チップ・サイズ、スピード、消費電力など、設計の品質改善を詳細配線レベルまで計測する新しい尺度）を達成した。

尚、東芝はSoC Encounterを使用して既に二番目の適用製品の設計も開始しているという。

吉森　崇氏（株式会社東芝　セミコンダクター社、設計技術技師長）のコメント：
「UniversalArrayを適用したSoC設計プラットフォームにより、フロアプランニングが決定された後にウエハがサインオフされるようになり、設計期間の短縮に向けたキーとなる優位性が提供できるようになりました。ケイデンスのEncounter digital IC implementationテクノロジ及びSoC Encounter GPSは、初回のサインオフに必要とされる高い精度で設計性能を予測するシリコンの仮想プロトタイピング機能を提供してくれます。」

Wei-Jin Dai氏（米国ケイデンス、Platform Vice President&knm Digital IC Implementation）のコメント：
「東芝を始めとする重要なお客様との協業が次々と成功することで、市場におけるEncounterの評判もますます向上しています。今回のケースは、ケイデンスのEncounter platformが低消費電力に対応しながら、迅速に複雑で高性能なSoCを設計できることを示す良い例です。」
（プレスリリース要約）